封装可靠性与失效分析（下）

文章来源：可靠性技术交流

常见封装形式及性能

表面贴装元器件的发展导致了安装方式从通孔插装到表面贴装的变化。相应的元器件封装形式也发生了变化。

No.4

To封装

To封装最初被用作上面有厚膜电阻、电容、芯片-线焊半导体器件的多层陶瓷基板的封装外壳。To99是低矮款式的To5封装，其常用于封装中等复杂程度的单层基片电路。

To形式的封装成本最低，且封装合格率较好，在半导体工业界曾广泛使用。

No.5

DIP封装

(dual in-line package,双列直插封装)

上世纪70年代开始流行DIP，其针脚分布于两侧，且呈直线平行布置，直插入印制线路板，以实现机械固定和电气连接。

a.DIP封装比To封装易于对基板布线，操作方便

b.DIP引脚数一般不超过100个

c.DIP封装结构形式有：多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP等。

衡量芯片封装技术先进与否的一个重要指标是芯片面积与封装面积之比，这个比值越接近1越好。

d.以采用40根I/O引脚塑料包封双列直插式(PDIP)的CPU为例，芯片面积/封装面积=1:86。所以，这种封装效率很低，占去了很多有效安装面积。

e. 很多中小规模集成电路采用这种封装形式，现在一些主板的BIOS芯片还采取这种封装形式。Intel公司在这段时间推出的CPU如8086，80286都采用PDIP封装。

No.6

PGA(Pin grid array package)

(针栅阵列插入式封装)

此封装形式是在DIP的基础上，为适应高速度、多针脚化(提高端子密度)而出现的。针脚不是单排或双排，而是在整个平面呈栅阵排布。

a. 与DIP相比，在不增加针脚间距的情况下，可以按近似平方的关系提高针脚数。若采用导热性良好的陶瓷基板，还可以适应高速度、大功率器件的要求。

b. 这种封装具有向外伸出的针脚，一般采用插入式实装而不宜采用表面实装，采用陶瓷基板，价格相对较高。

PCB盲孔裂纹分析

No.7

芯片载体封装

上世纪80年代出现了芯片载体封装，其中有陶瓷无引线芯片载体LCCC(Leadless ceramic chip carrier),塑料无引线芯片载体PLCC(Plastic Leadless Chip Carrier),小尺寸封装SOP(Small Outline Package),塑料四边扁平封装PQFP(Plastic Quad Flat Package)等。

a. 芯片载体封装适合用表面安装技术在基板上安装布线。

b. 封装外形尺寸小，寄生参数小，可靠性进一步提高，适合高频应用。

c.以208根I/O引脚的QFP封装的CPU为例，外形尺寸28mm*28mm,芯片尺寸10mm*10mm，则芯片面积/封装面积=1：7.8。

d. 在此期间，Intel公司的CPU如80386就采用塑料四边引出扁平封装PQFP

QFP由SOP发展而来，其外形呈扁平状，鸟翼形引线端子的一端由PKG的四个侧面引出，另一端沿四边布置在同一平面上。由QFP派生出LCCC、PLCC以及TCP等。

e.QFP实装在基板上不是靠针脚插入通孔中，而是采用SMT方式，即通过焊料等粘附在基板表面相应的电路图形上。因此，基板两面可以形成不同的电路，采用整体回流焊等方式使两面上搭载的全部元器件一次键合完成，便于自动化操作，可靠性也有保证，是目前最常采用的PKG形式。

PCB晶格分析

f. 由于QFP的引线端子四周边布置，且伸出PKG之外，若引线间距过窄，引线过细，则端子更为柔嫩，难免制造及实装过程中造成变形。当端子数超过几百个，端子间距等于或小于0.3mm时，要精确的搭载在电路图形上并与其它元件一起采用再流焊一次完成，难度极大，需采用专用搭载机，致使封装价格剧增。

No.8

BGA(ball grid array,球栅阵列封装)

上世纪90年代，随着集成技术的进步，LSI、VLSI、ULSI相继出现，硅单芯片集成度不断提高，I/O引脚数急剧增大，功耗随之增大，对集成电路封装要求更加严格。

BGA最早由摩托罗拉公司开发，曾称为bump grid array.它实际是在PGA和QFP的基础上发展而来：取前者端子平面阵列布置，将插入式的针脚改换成键合用的微球；取后者可采用SMT等由一次回流焊完成实装等优点。

目前，从形式上看BGA主要有下面几种类型：

PBGA(Plastic ball grid array),以印制线路板为封装基板的BGA；

CBGA(Ceramic ball grid array),以陶瓷基板为封装基板的BGA；

TBGA(Tape ball grid array),带载BGA；

SBGA(Super ball grid array),以覆铜基板为封装基板的BGA。

最早开发并推广应用的BGA形式为PBGA。所谓PBGA是把PGA的针脚端子变成便于表面实装的球形端子，封装基板不采用高价的陶瓷，而采用价格便宜、跟印制电路板相同的、加入玻璃纤维的环氧树脂基板，芯片电极与封装基板布线的连接一般采用WB方式，BGA与实装基板的连接采用回流焊的方式。

按封装基板的层数，PBGA又有单层和多层之分，后者有EBGA(enhanced BGA)、ABGA(advanced BGA)等之分，但结构大同小异，芯片采用电极面朝下方式，芯片背面粘附散热板，有利于高频信号的传输，热阻小，基板及封装设计的自由度大。

第二种BGA形式为TBGA，它可以进一步的实现多端子化和小型化。它采用便于封装基板布线图形微细化及半导体芯片键合焊盘微细化的TCP(TAB)技术。TBGA具有薄型，低热阻，有利于高频信号传输，便于更精细布线，适合多端子封装等优点。

还有一种BGA形式为FCBGA(flip chip BGA)，即倒装芯片BGA，主要适应1000引脚以上的多端子封装。

a. BGA的I/O引脚虽然继续增多(400引脚以上并不困难)，但引脚间距大于QFP，提高了组装成品率；

b. BGA厚度比QFP减少1/2以上，重量轻3/4以上；

c. 寄生参数小，信号传输延迟小，使用频率大大提高；

d. 现在的BGA，从技术上看正向两级化领域发展，一极以满足多功能、高性能的电子设备为主要目标，以多引脚、高速化为其主要特征；另一极以满足多功能、小型化、便携式的电子设备为主要目标，以小型化为其主要特征。

e. 仍与QFP一样，BGA占用基板面积还是较大；Tessera公司在BGA基础上做了改进，研制出一种封装技术，芯片面积/封装面积=1：4。

BGA一经出现，便成为CPU，南北桥芯片封装的最佳选择。典型的如PentiumⅡ采用陶瓷球栅阵列封装CBGA,并在外壳上安装微型排风扇散热，从而达到电路的可靠稳定工作。

开发BGA最早，最积极的是美国的公司。日本一些大公司曾想依靠其高超的操作技能固守QFP不放，但由于BGA具有与电路图形自对准功能、所占实装面积小、对端子间距要求不苛刻、便于实现高密度封装等优点，日本各大电子公司后起直追，投入相当大力量开发各种类型的BGA。由于CSP的开发成功，日本在超小型封装方面后来居上。

虽然BGA封装价格比QFP高，但由于实装可靠(日本微机厂商主板中采用的200端子PBGA，实装不合格率仅为百万分之六)，因实装不良造成的返修价格几乎为零，按总的封装价格相比，BGA占优势。

No.9

CSP

(chip size package,芯片尺寸封装)

CSP具有各种各样的结构，并不是一种新的封装类型。但CSP应具有下述特征：

1) CSP就是与芯片尺寸等同或略大的封装的总称。

2) 就封装形式而论，属于已有封装形式的派生品，因此可 以按现有封装形式来分类，如BGA型，LGA型，SON型等。

3) 从1996年起，CSP逐渐向便携式信息电子设备推广，其标准化、一次回流焊特性及价格等与QFP不相上下。

4) 目前的CSP，不仅从外观，而且从内部连接方式上都有多种不同结构。各大电子公司为了在包括低档产品在内的一般便携式信息设备中实现超高密度化，都在积极开发极限超小型封装，CSP发展极为迅速，各种新型的CSP结构会不断出现。

关于CSP的类型，日本电子机械工业协会(EIAJ)打算按CSP外形分为平面阵列端子型和周边布置端子型两大类。

在平面阵列端子型CSP中，目前世界上开发、应用最广泛的是FBGA或称FLGA。EIAJ正在对端子间距小于0.8mm,外形尺寸4~21mm的这种超小型封装进行标准化。

CSP封装现已用于内存条和便携电子产品，如数字电视、手机芯片、蓝牙等新型产品中。

HIC失效类型及原因

为了生产可靠的混合微电路且具有高的成品率，对发生的任何失效都必须进行分析，找出原因，进行工艺改进，防止失效再次发生。

混合微电路中的失效可以归结为以下六类原因中的一个或多个：器件、线焊、芯片贴装、基片、封装、玷污。

由美国罗姆航空发展中心搜集的数据表明，有缺陷的有源器件、边缘质量的线焊和玷污是造成失效的主要原因。

金属互连电迁移可靠性问题研究

电迁移现象是由于在电流作用下金属中的原子定向迁移所致，是金属互连中的原子受到运动电子作用引起的物质输运现象。

图1 电迁移作用下金属原子受力图

SEM下Al电迁移损伤形貌

产生电迁移失效的内因，是薄膜导体内结构的非均匀性，外因是电流密度。

由电迁移而引起的铝导体的平均失效时间由black方程预测：

A为比例常数，J是电流密度，n是电流密度指数，EA是电迁移失效活化能。

电迁移传统表征参量：

1）1968年，Rosenberg和Berenbau首次提出通过电阻测量研究电迁移过程 。

优点：方法简单，直观明了。

缺点：需要较强的应力与较长的应力作 用时间；实验对样品具有不可逆的破坏性；电阻测量对温度控制要求较高。

2）1976年，Celasce等人提出可通过噪声测量来研究电迁移 。

Simoen等人通过老化试验得出经验公式：

其中，TTF为样品失效时间；为与电迁移相关的 1/f²噪声电压的均方值。

Feng等人指出1/fT噪声与互连的普适电导波动（universal conductance fluctuation）密切相关 。

Satoshi等人认为 噪声对温度的反应比电阻更加敏感，他们测得铝互连中 噪声与温度的关系,最低已可测至11k的温度 。

Cottle等人指出 噪声与电迁移关系密切,激活能值的不同反映了不同的电迁移机制 。

老化实验结果分析及机理探讨（1）

电迁移空位聚集阶段的电阻变化

老化实验结果分析及机理探讨（2）

电迁移空位聚集阶段的噪声变化

相关积分的定义如下 ：设有时间序列为x1,x2,x3......xn测量时间

通过时间延迟，定义一个维数为m的嵌入空间的矢量：

那么相关积分表示为：

不难看出相关积分是在嵌入空间统计所有相互之间距离小于r的点的个数。

相关积分C(r)和r有如下幂函数的关系：

对于确定性信号，幂指数V(m)随m的增加而趋于一个稳定值，这个值与m无关;

对于随机信号，幂指数V(m)值将随m值变化不会达到饱和，而有V(m)~m成正比关系 。

老化实验结果分析及机理探讨（3）

电迁移空位聚集阶段的相关积分变化

电迁移空位聚集阶段失效机理分析

——晶界处空位浓度随时间线性增加。

——空位浓度调制空位对电子的散射几率

——空位浓度调制电子的迁移率

电迁移前期的电流噪声是大量空位随机散射过程产生的。

老化实验结果分析及机理探讨（4）

空洞成核阶段的电阻变化

老化实验结果分析及机理探讨（5）

空洞成核阶段的相关积分变化

老化实验结果分析及机理探讨（6）

空洞成核阶段失效机理分析

自由体积模型——

相关积分结果显示信号具有确定性

空洞尺寸与介观混沌腔尺寸同为微米量级

空洞与混沌腔进行类比

老化实验结果分析及机理探讨（7）

空洞成核阶段的失效机理分析

老化实验结果分析及机理探讨（8）

电迁移相关维数

重构电迁移动力系统的空间维数最少为3维。

老化实验结果分析及机理探讨（9）

蝴蝶效应

老化实验结果分析及机理探讨（10）

决定论性混沌的起源：

不是内在随机力，不是外在噪声源，不是无穷大自由度相互作用，不是量子力学不确定性。而是非线性系统对于初始条件的敏感依赖性。

什么是决定论性混沌？

△ 决定论性规律所产生的随机行为

△ 简单的（非线性）规律反复作用后形成的不可预测结果。

△ 决定论性是指经典轨道的存在性和唯一性。随机性是指混沌轨道与掷钱币一类随机过程完全对应。

△ 并不自相矛盾：在宏观尺度上，我们的确生活在既是决定论性的又是随机性的世界中。

老化实验结果分析及机理探讨（11）

电迁移信号相图